板外时钟分配

高速转换器时钟分配器件的端接
更新时间:2019-12-27 17:46 浏览:59 关闭窗口 打印此页

  PCB上的走线类似于低通滤波器,当时钟信号沿着走线传输时,会造成时钟信号衰减,并且脉冲沿的失真随线长增加。更高的时钟信号频率会导致衰减、失真和噪声增加,但不会增加抖动,在低压摆率时抖动最大(图1),一般使用高压摆率的时钟沿。为了实现高质量的时钟,要使用高摆幅时钟信号和短时钟PCB走线;由时钟驱动的

  ADCLK9542时钟扇出缓冲器和ADCLK9143超快时钟缓冲器就是两款此类时钟分配器件。ADCLK954包括12个输出驱动,可以在50-的负载上驱动全摆幅为800-mV 的ECL(发射极耦合逻辑)或者LVPECL(低压正ECL)信号,形成1.6 V的总差分输出摆幅,如图2所示。它可以在4.8 GHz反转率下工作。ADCLK914可以在50负载上驱动1.9 V高压差分信号(HVDS),形成3.8 V的总差分输出摆幅。ADCLK914具有7.5-GHz的反转率。

  当驱动DAC时,时钟分配器件应该尽可能靠近DAC的时钟输入放置,这样,所需的高压摆率、高幅度时钟信号才不会引起布线困难、产生EMI或由电介质和其它损耗造成减弱。值得注意的是,走线)会随走线尺寸(长度、宽度和深度)而变化;驱动器的输出阻抗必须与特性阻抗匹配。

  时钟信号衰减会增加抖动,因此对驱动器输出的端接很重要,这可以避免信号反射,并可通过相对较大的带宽实现最大能量传输。确实,反射可以造成下冲和过冲,严重降低信号和整体时钟的性能,或者在极端情况下,可能会损坏接收器或驱动器。反射因阻抗不匹配而引起,在走线没有适当端接时发生。由于反射系数本身具有高通特性,因此这对具有快速上升和下降时间的高速信号更重要。反射脉冲与主时钟信号相叠加,削弱了时钟脉冲。如图3所示,它对上升沿和下降沿增加了不确定的延时或者抖动,从而影响时钟信号的边沿。

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