板内时钟分配

如何优化PCIe 应用中的时钟分配
更新时间:2019-12-21 19:21 浏览:59 关闭窗口 打印此页

  ? (PCIe?) 是一项业界领先的标准输入/输出 (I/O) 技术,是服务器、个人电脑以及其它应用中最常用的 I/O 接口之一。该标准多年来不断发展,以适应更高的数据速率(见表 1)。第 3 代 PCIe 引入了全新的编码方案,其可在不增加数据速率一倍的情况下,将数据吞吐量提升一倍。PCI-SIG 近期宣布推出的第 4 代 PCIe 具有 16 G 每秒传输 (GT/s) 的比特率。第 4 代的规范预计将在 2014 或 2015 年发布。

  随着数据速率的提升,参考时钟需求也在不断提高。本文将重点介绍参考时钟需求。

  PCIe 参考时钟RefClk) 规范可针对 3 种不同架构定义,分别是:数据时钟、独立RefClk以及通用RefClk。每个架构都具有特定的滤波器函数。在接收器时钟数据恢复输入端出现的有效抖动是接收器及发送器 PLL 带宽与 RefClk 抖动频谱所涉及峰值之差的函数。此外,它还取决于 RefClk 架构。

  在独立 RefClk 架构中,发送器 (TX) 与接收器 (RX) 都可接收独立的 RefClk。这会导致严格的抖动需求,而且不能应用扩展频谱时钟 (SSC)。

  在数据时钟架构中,单个 RefClk 可连接至发送器,而接收器则使用来自数据流的嵌入式时钟信号。时钟数据恢复 (CDR) 电路可提取数据流中的时钟。它最大限度地缓解了抖动要求,而且也可应用 SSC。但是,这是一种相对较新的标准,很多器件都不支持。

  最佳备选标准(也是最常用的标准)是通用 RefClk 架构。它不仅可向发送器与接收器提供相同的 RefClk,而且还支持可减少电磁干扰 (EMI) 的 SSC,其实施非常便捷。这种架构的缺点是 RefClk 需要满足不足 12ns 的偏移需求。下列是通用 RefClk 架构及其应用实例。

  服务器卡等通用 PCIe 应用包含几个构建块。系统的核心是根联合体,其代表 I/O 系统的根。根联合体连接 CPU 和存储器,可能具有多个 PCIe 端口。此外,它还包含开关和 PCIe 端点(例如显卡)。I/O 系统的所有组件都要符合发送器/接收器与 RefClk 的抖动要求。如果所有构建块都兼容于第 3 代 PCIe,那么都要达到 1ps rms 的 RefClk 要求(图 1)。

  图 1:解决方案 1:支持第 3 代 PCIe 通用 RefClk 抖动限制的服务器卡实例

  图 1 所示系统可使用一个 7 输出时钟生成器实现。这种实施方案最终可能需要一个以上基于时钟生成器的时钟树解决方案,因为还需要生成其它系统时钟。系统时钟生成器可为千兆位以太网器件、SATA 控制器、DDR 时钟等生成参考时钟。在图 2 中,RefClk 生成器由时钟缓冲器取代。这不仅可简化时钟树,而且还可提供成本更低、空间更优化的解决方案。

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